华为何庭波更新论文阐释芯片能效新路径

华为半导体负责人何庭波于2026年9月4日在中科院科技论文预发布平台发布新论文，探讨了堆叠芯片在节能方面的表现。此项研究旨在解析为什么本应发热的堆叠芯片反而更省电。早在今年5月，华为发布了“韬定律”，希望在后摩尔时代的半导体发展中找到新的技术方向。新论文通过分析芯片内部的数据传输和电路设计，展示了“τ芯片”如何通过重新构建电路，缩短信号传播距离和延迟，实现芯片在功耗和温控方面的突破，从而回应业内对高密度堆叠芯片发热问题的质疑。

何庭波指出，过去对芯片功耗的关注主要集中在“晶体管计算”上，忽视了数据在芯片内部传输所需的能量。他形容，芯片的未来取决于功耗的管理。能量的消耗不仅来源于计算，还包括数据在各模块之间移动的能量。数据显示，在智能手机的典型负载中，动态功耗占总功耗的90%，而这部分功耗除了与晶体管的开关有关，也与信号在金属连线中的传输息息相关。

因此，华为提出的LogicFolding技术并非简单的堆叠晶体管，而是重新定义信号传播路径。通过将一些电路设计为垂直连接，LogicFolding显著缩短了电路之间的连线长度，使功耗得以降低。例如，某些处理模块的时钟布线长度缩短28%，缓冲器数量也显著减少。通过这一技术，华为希望降低芯片在执行任务时的能耗。 球友会登录

何庭波在之前的国际固态电路学术会议上首次展示了τ定律和LogicFolding。目前，华为已经基于此原理设计并生产了数百款芯片。预计在2026年秋季，首款采用LogicFolding的麒麟芯片将发布。研究表明，经过此技术改良，麒麟芯片在性能相近的情况下，晶体管密度提高了55%，多种核心的功耗显著降低。

尽管如此，何庭波也提醒，这一技术并非绝对有效。例如，第一代折叠设计中DSP的功耗在面积减小的情况下反而提高了功耗密度。但在后续的DSP设计中，功耗表现已得到显著改善，表明华为在这一领域的持续努力和探索。